DAC

● SRCとジッターについて

DACの音質の劣化要因としてジッターが注目されていますが、
それの対応策について私見を述べたいと思います。
S/PDIF接続時は原理的に音源に依存したジッターが発生します、またI2S接続時は原理的には発生しませんが電源、Xtalk等によってジッターが発生します。

ジッター抑圧方法として以下を比較します。
1　PLLを用いたジッタークリーナー方式　
2　ESS社方式
3 dara rate(Sampling Rate) Convertor方式
4 AIT方式

１　PLLを用いたジッタークリーナー方式
　最も容易に構成できるが、アナログ素子で設計した場合抑圧量が不十分なため音質改善効果は少ない。
　また位相比較器の特性、再生clockのフリーランC/Nで抑圧量が制限される。
　
２ESS社方式
理論的には１と同様と思われる。
　ただしDPLLを採用しているので、音質改善に必要な十分なジッター抑圧量になるようBWを可変(LOWEST)できる。
LOWESTに相当する定数(fn=0.01Hz程度)はアナログ素子では実現不可能。AITDACのAPC(=PLL)モード時のfnは2Hz程度

3 dara rate(sampling rate) convertor方式
　AD1896、SRC4192、AK4137に用いられている。
clock周波数を変えるのではなく、異なったsampling周波数でも入力信号と同じになるようデジタルフィルターで変換しdataを出力する。
つまり入力にジッターがある場合ジッターを含んで変換するので音質改善は少ない。測定用Jtest信号で見かけ上改善するがスペクトラムの裾が広がり改善が少ないことを示す。
デジタルフィルターの係数検出は周波数比としているため、入出力clock周波数整数倍の差が少なくジッターがない場合は正しく変換される。

4 AIT方式
　FiFO方式(フリーランでは無く制御された)であるため基本的にはジッター抑圧効果は大きい。
　一般にはこの方式は入出力の時間差が大きくなる(数秒)ため映像音声同時鑑賞には適しないがAITは最大50ms程度であるので支障なく鑑賞できる。
また3MODE VCXOを採用しているのでジッタークリーナー方式と同様な動作も可能。

ES9038PRO/K2M使用DACでは、標準動作をNBW(DPLL=>OFF)としDSD1024でも動作可能になっている。この場合正しい信号を入力しないと音切れや異常音発生となる。
ジッター抑圧をFPGAで行っているのでES9038PRO/S/K2Mに限らず他DACチップでもジッター抑圧機能は不要となっている。

５まとめ
簡易な言い方をすれば１，２，４のデジタルデータ出力は変わりませんが３はデジタルデータが変化して出力されます。
つまり３を用いてES9038PRO等に入力しても変化したデジタルデータの音になります。

2017/08/26 AM 07:09:05 | Comment(44) | TrackBack(0) | [JITTER]

● JITTERと音質

JITTERと音質については、過去ブログで当方の見解を述べていますが、今までの評価結果から判断すると概ね正しい様に考えています。つまり音源と相関のあるJITTERが大きな要因であって、通信に必要な条件を満たしていれば、それ以上の周波数の精度、安定度等は必要無いと言うことです。
S/PDIF接続は必ず音源の相関のあるJITTERが発生しますので、何らかの方法で除去する必要があります。この時抑圧量は可聴周波数帯で60dB以上あれば音質が大きく改善することが、今までの結果から判明しました。
ES9018のBW=Lowestと当方方式の抑圧量はほぼ同様値ですので、音質改善効果も同様になりますが、方式(当方の場合AFPCorHOLD)が異なるため若干の過補正になり前回ブログのような結果になったと推定しています。
ところがI2S/DSD接続のように音源と相関するJITTER(位相雑音)が少ないCLOCKを利用できる場合は、話しが異なります。音源と相関するJITTERありませんので抑圧する必要がありません、入力CLOCKと同期し、位相雑音が少ない方が種々の特性が良くなり、当然音質劣化も少なくなります。
ΔΣ方式DAC(最近の主流）は位相雑音が大きいとS/Nが低下します。一方、汎用CDPのように27MHzから22.5792MHzを生成している場合は、低域のC/N(搬送波/位相雑音)が悪化します。これを改善するには高いＱのVCXO等を用いたAPC(=PLL)が最も効果的です。
これを実証した結果が前回の評価結果となります。
外部CLOCK配線状態(FPGA入力ポート設定)でも、音質が変化することが確認されていますので検証が必要と思っています。

2012/07/01 AM 06:57:53 | Comment(0) | TrackBack(0) | [JITTER]

● エラー測定

蛍光灯等をON/OFFすると場合によってミュートされることがあるため、S/PDIFのエラーレートを測定しました。
方法は、TXの有効データ挿入部(1subframe当り48b/64b）にx^23+1で表せるM系列を挿入し、RXで同じシーケンスを発生させ、受信系列と比較します。音声としてDAするとほぼ白色雑音になります。
結果は全くエラーはありませんでした。蛍光灯ON/OFF時等もbitエラーにはならず、DIR受信エラーになるようです。
ただし環境が変わると結果は異なるかも知れません。S/PDIFのエラーチェックはparityのみなので、偶数個間違えると正しいと判断します。

2011/12/21 AM 01:50:25 | Comment(2) | TrackBack(0) | [JITTER]

● BDP-95（oppo)の性能測定

ES9018を２個使用しているOPPO製BDP-95(SN=E250B1112x94x4x1)の性能を評価しました。
測定環境はwave geneで信号を作成しCD-Rにdata fileとして書き込みBDP-95で再生しwave spectraで測定しています。
(sound cardはkonnekt8です)
BDP-95はこのような方法で書き込めば、fsは44.1kHzに限らず、これ以外のfsでも再生できるようです。
THD、S/Nはスペック値を満たしておりすばらしい値となっています。
他社等でも問題になっているロック外れ？は発生します。特にfs=192kHzでは殆ど断続し、上記使用は不可能に近いです。
しかしSPDIF出力でも同じなのでES9018の問題ではないかも知れません。
ジッター特性は発振回路又はPLLの性能か？ES9018の性能を発揮できていないと思われます。
以下に結果を、AIT製DAC(SPDIFに同一fsの同一コンテンツをほぼ同時に測定)との比較し示します。
尚fs=44.1kHzはJITTER信号以外は24bに拡張した信号です。ES9018のTHD特性はfsに余り依存しないので44.1kHz1で代表しています

2011/11/05 AM 06:41:09 | Comment(0) | [JITTER]

● FIFO方式JITTERその２

昨日FIFO方式JITTERについて質問がありましたので、改めて説明します。FIFO方式の場合２つのクロックが混在しますので、必ずジッターが発生する理由です。
尚これは αがπ/2より十分小さい時NARROW BAND FM(狭帯域FM)理論として一般的に使用されています。
蛇足ですが、FM放送はWIDE BAND FM(広帯域FM)です。
(4)、(5)式を(1)式に代入し、三角関数展開をすると図のスペクトラムになります。

２信号が入力された時はAMとPM　(=JITTER、FM)　成分の合成として表されます。
ここでLOGIC回路等振幅を制限しますと振幅の変動はなくなり位相成分（＝JITTER)のみとなります。
LOGIC回路ではクロストークにより、お互いの混入が必ず発生し、周波数が高くなれば大きくなります。
当方はCYCRON3を用いていますが、24MHz付近で約-30dB程度と思われます。
測定にはスペアナがよいですが測定箇所が設定できないので、10kHz程度のオーディオ出力をwave spectra等で観測するのがよいでしょう。この場合ジッター量は(6)式から計算で求めることになります。
SDRAM等を用いた場合、電流が大きくなるためより増大するでしょう。

ここで、妨害によって位相ではなく周波数の観点から考慮すると
妨害を受けた信号の周波数変化幅（＝Δωｒ）は
Δωｒ=2*α*Δωd ...(FMとして)　
となり、差周波数に比例して大きくなります。　　
等価ジッター=2*α/(2*π)*(1/fd)　　(6)

一般的FIFOの場合、差周波数を30ppm(24.576MHzに対し)、α=0.1(=-20dB)
とすれば約300Hzの幅でで２４．５７６MHｚが変動することです。
等価ジッターは1.3ns ppとなります。
ただ音源依存性がないため検知限はより高いと思われます。

以上の理由により当方はFPGA内臓RAMを使用し、周波数差は非常に小さくなるよう制御、クロストークが小さくなるPIN配置、トレースにしています。

2011/09/17 PM 11:29:03 | Comment(0) | TrackBack(0) | [JITTER]

● ワードシンククロック生成法

ワードクロック(=fs)からDAC用に256*fs等を発生させる必要がある場合、汎用のPLL、VCO、DDS等を用い生成している様です。既にブログで述べていますが、いずれにしても位相雑音は水晶発振器と比較し20dB以上(VCOであれば40dB程度)悪いです。少なくとも44.1kと48kHz系に専用発振回路を使用していない場合の位相雑音は非常に大きいと推定されます。(VCOの可変幅が大きい=>つまり位相雑音が大きい)
ジッター測定法を用いれば、スペアナが無くても観測可能です。

低位相雑音PLLを構成するには、位相検出回路とVCOが低位相雑音、且つその特性に合ったLOOP FILTERを設定する必要があります。

EDGE検出型位相検出回路は不感帯があるので使用には注意する必要があります、これが大きいと大きなジッターを発生させます。(専用に設計された高性能PLL ICであれば、相当改善されていますが、汎用性はありません)

EOR型位相検出回路であれば不感帯はありませんが、検出極性が正負ありますので引き込み周波数幅が制限、若しくは引き込まなくなります。

EDGE検出型とEOR型を併用すればこれらの問題点は解決します。
私もこれと同様な方法でFPGAを用い低位相雑音PLLを構成しています。
同様にワードクロックから256倍のDACクロックを発生させることは可能ですが、LOOP FILTERはより厳密に設定しなければなりません。
また分周器に分数型、ΔΣ型を用いると整数型より位相雑音が大きくなります。

2011/09/13 AM 06:25:36 | Comment(3) | TrackBack(0) | [JITTER]

● ジッター測定信号

　　　　　　　　　　　　　　　　　　　　　　以下はS/PDIF接続した場合のジッター評価法と当方方式の抑圧の実際です。
　　　　　　　　　　　　　　　　　　　　　　新評価方式は音質に影響するジッターを実際の動作状態で、定量的に把握できます。
　　　　　　　　　　　　　　　　　　　　　　昨日の波形の若干異なるますが、測定したDIR、DAC、出力周波数が異なるためです。
　　　　　　　　　　　　　　　　　　　　　　縦軸は20dB/div、横軸は500Hz/div(上）、20Hz/div(下）、センターは11kHzです。　

2011/09/02 PM 10:52:57 | Comment(0) | TrackBack(0) | [JITTER]

● JITTER抑圧比測定法

前回ジッター抑圧特性測定結果を公開しましたが、その測定法をお知らせします。
図ー１のSGでジッター周波数を変え、図ー３と図ー４の比を抑圧量としています。
図ー１のd/dtは周波数変調を位相変調に変換するための微分回路です。
抑圧量が前回表示値と異なるのは、入力ジッターが2nsと小さく、残留分(約20ps)が支配しているためです。

2011/09/01 AM 06:57:53 | Comment(28) | TrackBack(0) | [JITTER]

● ES9018のジッター抑圧特性

昨日掲載したブログ誤って削除してしまったので再掲します。
SPDIF＿DITでマスタークロックを位相変調(JITTER)し、DIR/DAC側の出力信号(fs=44.1kHz、fa=10kHz_-1dBFS)のジッター成分を測定し抑圧量を計算しています。spと記載はES9018に直接S/PDIFを入力した時、LJと記載はDIR受信回路でLJ(I2Sと同様信号）に変換し、当方方式ジッター抑圧を併用した時です。
当方方式抑圧量はホームページに記載してありますが、ES9018のLowestと同様特性です。
約50psが音質に影響しないジッターとすれば、50ns迄のジッターを許容できることになります。
尚LJ時、Lowestで測定する(約2ppmの変動)とロック外れ発生しますのでデータがありません。

2011/08/28 AM 04:25:28 | Comment(0) | TrackBack(0) | [JITTER]

● 音質変化検知限

ジッターが音質に影響する検知限は、評価内容から推測すると約60psではないかと推測します。

「東京情報大学研究論集Vol.7 No.2, pp.79-92（2004）
ディジタル・オーディオ機器におけるサンプリング・ジッターの諸様相とその要因」　　にも
「音質の変化を調べているが、実験結果について統計的検定を行った結果、振幅80psのジッターの有無を、被験者は有意差ありで聞き分けた」と言う記載があり、概ね一致しています。

この値は非常に小さくオシロスコープでの観測では不可能です。
スペクトラムを観測しジッター成分の側帯波のレベルが-120dBc以下になることを意味します。

2011/08/26 AM 07:09:05 | Comment(1) | TrackBack(0) | [JITTER]

● TPの相対周波数測定

当方のジッター抑圧方式は今までとは異なるとお知らせしていますが、これの動作確認のために入出力周波数差を２個のLEDで表示することが可能です。
SGの信号であれば一方向に点滅周期が穏やかに変化するだけとなりジッターは殆ど無いことを示しますが、CD,USB等を再生していると周波数表示が上側から下側に、又は逆に点滅することがよくあります。これは楽音に相関のあるジッターが発生していることです。CDの特定の位置で必ず変化する場合もあるようですので、このような場合音質がジッターによって乱されていると思われます。
しかし当方のDAC出力は、この時であってもジッターのない音声を出力できます。

2011/08/18 AM 05:57:25 | Comment(0) | TrackBack(0) | [JITTER]

● FIFO方式JITTER

当方も用いているFIFO型JITTER REDUCERは書き込みと読み出しクロック周波数が異なる。つまりロジック回路に周波数が異なった2つの信号が混在することである。この場合電源、XTALK等によって、必ず、差の周波数がSSBとして現れ、ロジック回路のリミタ動作により位相変調(JITTER発生)成分となり、その周波数差が可聴周波数の場合音質に当然影響する。通常50ppm程度を吸収する必要があるため、差周波数は500～2kHzとなり人が最も敏感な周波数になる。
この現象は避けられないため次善の策として、差周波数を可聴帯域以外になるようにすれば良い。PLLであれば差は０でありこの問題は全くない、が既述のように音質改善はあまり期待できない。当方式はサーボ回路を用いその差をHz以下としているため、音質劣化が少なくなる。

2011/07/11 PM 11:08:47 | Comment(1) | TrackBack(0) | [JITTER]

● 発振器と位相雑音

JITTERが少ない発振器を構成するには、発振素子に高いQ（選択特性）を如何に実現するかが大きな課題となる。一般に線形発振回路は発振素子の共振点と反共振点の間で発振可能となる(RING OSCILATOR等は異なる)。JITTERを小さくするには発振点を共振点付近に近づけ、且つLOOPGAINを発振限界に近く小さくすると良い。且つバイアス抵抗等はできるだけ大きくし(大きくすると熱雑音によって、位相雑音も増加するので対応が必要)、負荷Qの低下を防ぐことも必要。電源は当然雑音を小さくする必要がある。
最近のdigital通信では非常に小さな位相雑音を要求される場合が多くなっているが、音質に影響するようなJITTERはこれとは異なり可聴帯域内で影響が出ないようにすればよいので、より簡単な異なった、当方が提案しているような方法があるように思われる。

2011/07/05 AM 06:41:09 | Comment(1) | [JITTER]

● ルビジュームOSCと音質

ルビジューム発振ユニットを取り付け音質が良くなると言われているが、当方は懐疑的である。ルビジューム発振ユニットは、国際周波数及び時間標準セシウム１３３(9,192,631,770Hz)を用いたものの準標準として用いられるものである。ここでは周波数の精度の定義はされているが、位相変動(ジッター)に関する定義は行われていない。アナログTV放送であればcolor sub carrier周波数fsc=3.579545MHzはルビジューム発振ユニットに相当する精度を持っている。(fsc=63/88×5MHz)
ルビジューム発振ユニットは6,834,682,612.8HzからPLL(周波数合成)を用い5MHzor10MHzのVCXO周波数を安定化しているものなので、位相雑音(JITTER)はxtalを超えてはいない。
音質が変化するのであれば、別の要因(結線、電源)があると思われる。

2011/06/30 PM 10:46:54 | Comment(0) | TrackBack(0) | [JITTER]

● DDSとJITTER

先日DDSでクロックを生成すると性能良くないと記載したがその理由について述べる。
DDSは0～2π(0～360°)を2^Nで割ったの正弦値(sin)をクロック(周波数=fo)ごとに読み出しDACし正弦波を得る方式である。このクロックは求める周波数より十分高くないと、スプリアスが発生し正弦波状のJITTERとなる。
また高速DDS(ADI社製AD9852等)は最大クロック周波数が300MHz～1GHzまで可能であるため、内部で周波数を逓倍できるようになっている。これを用いると位相雑音(=JITTER)も逓倍され、出力のJITTERも当然悪化してしまう。繰り返しであるが、通常のJITTER定義は隣接クロックの周期差であり、一方音質に影響するのは数100～1000クロック離れた時の絶対時間に対するクロックの位置の差である、これは位相雑音から推測したほうが良い。
またWORD SYNCからクロックを生成することも提案されているようだが、マスタークロック周波数はWORD SYNC周波数の128～512倍程度であるため、VCOの位相雑音が大きいと高品位のマスタークロックは生成できない。このような場合位相雑音も128～512倍になるためである。(PLLの応答特性に支配されるが)
VCOでは無く位相雑音の小さいVCXO等を用いれば大きく改善できる。

2011/06/29 PM 08:30:53 | Comment(0) | TrackBack(0) | [JITTER]

● PCM2707の特性

PCM2707はISOCHRONOUSと言う方式でUSBからSPDIFに変換している。fsに同期した信号を常にPCから受信しPLLによってマスタークロックを再生しデータを転送方法。従来のUSB音声は殆どこの方式であった。しかし音質を重視するようになってからは、ASYNCHRONOUSと言うPLLを用いず、変換回路にある固定クロックに合うようPCへ転送速度を変更させて、送出する方法が多くなってきている。
ISOCHRONOUSはJITTERと言うより、周波数が変化することがあり高音質化には相当無理がありそう。
一方ASYNCHRONOUSはこのような問題は解消するが、SPDIFでインターフェースを組めばその時JITTER発生の原因になり、対策が必要。
さらに高音質の方法として当方も含め、種々提案されている。
当方の方式は上記JITTERも抑圧可能、ESS社方式の場合ISOCHRONOUSではPCの状態によっては不安定になる可能性がある。
当方方式とES9018を組み合わせればそれぞれの欠点が解決する可能性がある。

2011/06/28 AM 04:45:40 | Comment(720) | TrackBack(0) | [JITTER]

● JITTER低減

JITTERは種々の要因で発生するので、抑圧回路はDACの直前で行うことが望ましい。最も簡単な方法は書き込みを入力入力CLOCKに同期し、JITTERのないCLOCK読み出すをFIFOを使用するのが一般的である。この場合COLCKの周波数差を吸収するため大きな容量のFIFOが必要となる。すると入力音と出力音に遅れが生じる。通常数秒以上が必要である。画像と同時に聞く場合などには使用不可能である。(lip syncと言い時間差は100ms程度以内が必要)
当方もFIFOを用いているが、以下の特徴がある。
１　読み出しCLOCKは0.1ppm程度で入力CLOCKに合うよう制御
２　PLLではないので音源に依存するJITTERは発生しない
３　FIFO容量は数kword程度と小いさいため最大遅れ時間は約100ms程度
４　音声状態を監視し、必要なときに入力に一致させ、over/under flowを解消している
５　小さい容量であるのでFPGA内臓RAMで実現でき、音質を劣化させる妨害等の発生が少ない。
６　３台のプロト機で実使用試験を行っているが全く支障く、音質評価は高い。
７　PLLを含め４種類のCLOCK生成方を選択できるため、音質比較等が可能

2011/06/17 PM 11:29:03 | Comment(0) | TrackBack(0) | [JITTER]

● JITTERとPLL

SPDIF(に限らずDIGITAL I/Fの殆ど)から同期CLOCKを再生するにはPLL(APC)を用いている。このとき通信の場合はerroro rateが最小になるような設定を行うが、digital audio の場合は音質を重視しなければならず種々の改良、提案が行われている。PLLはPhase Locked loop(Automatic Phase Contoroll)とあるように制御対象は位相である。周波数(正しくは角周波数)は位相を時間で微分した値であるからJITTER(つまり位相変動)がある信号がPLLに入力されると、再生したclock(VCO)は微分波形に比例した周波数変動が発生する、下図参照。つまり僅かながら音声(特に倍音成分)の周波数が変化することでもある。(SPDIFのbiphaseは無音でない小さければ小さい音ほどJITTERが発生し易いbit並びになる)　しかしLOOP応答特性(fn)で制限されfnが低ければ周波数変動は小さくいが、より長時間続くようになる。またJITTER低減効果を大きくするため、fnを小さくするとLOCK時間が長くなり、LOCKはずれも起き易くなる。基本的にアナログ方式で音質に影響しない程fnを下げる事は実現困難。
そこでDPLLを用いたAD1896に代表されるSRCを用いればJITTERは無くなる筈であったが、実際は改善されないようだ。安定性実用性を確保するためfnを比較的高くしているため(数Hz)、出力のJITTERは見かけ上ないが、入力のJITTERを含んだ状態でfsを変換するためと考えられる。一方ES9018等は音質重視でJITTER低減させた方式と言えるが、上記安定性が犠牲になっているようだ。
次回、当方の方式について述べる。

2011/06/16 AM 12:38:56 | Comment(2) | TrackBack(0) | [JITTER]

● JITTER測定

SPDIF(fs=44.1kHz)出力JITTER測定
H:1ns/div V:100mV/div

S社CDP

E製作所USB TP
NO SOUND

E製作所USB TP
SOUND ON

当方製作　TX
SOUND ON/OFF変化なし

2011/06/13 AM 06:25:36 | Comment(1) | TrackBack(0) | [JITTER]

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プロフィール

名前	AIT研究所(aitlabo)
URL	http://aitlabo.net/
年齢
性別	M
地域	神奈川
真空管の時代から、そして測定器、オーディオ、ビデオ機器の設計製造メーカー各社でも設計してきました。現在は個人事業として、主にアナログ信号をFPGA等を用いた設計を行っています。デジタル信号も基本はアナログと言う考えで設計します。